verification methodology
- методология верификации
#
методологии верификации различны для различных предметных областей – например, для проведения верификации при разработке, изготовлении и контроле работоспособности систем на кристалле (СНК) или в программной инженерии. Так, для верификации проектов интегральных схем (integrated circuit) и СНК существует стандартизованная универсальная методология Universal Verification Methodology (UVM) с библиотекой классов (UVM library). В программной инженерии широко применяются методы и средства автоматизации разработки, тестирования, верификации ПО – в частности динамической верификации (dynamic verification) и статической верификации (static verification)
Связные термины
full flat verification, hierarchical verification, SoC, software engineering, verification, verification engineer
