Описание изобретения к авторскому свидетельству

Авторы изобретения: А.В. Аваев, В.Л. Ли и М.В. Тяпкин

Изобретение относится к области вычислительной техники.

Известны устройства управления вычислительных машин, содержащие заблаговременно наполняемый командами с исполнительными адресами буферный блок команд и иерархическую память. В качестве верхнего уровня иерархии служат адресуемые регистры. Запись промежуточных и окончательных результатов из них в главную (оперативную) память осуществляется командами обменной записи.

Недостаток известных устройств управления состоит в том, что в буферный блок команд поступают все команды, обращающиеся к адресуемым регистрам. Буферный блок освобождается последовательно и, хотя разные операции выполняются разными устройствами, очередная операция не начнется, пока не выберется предыдущая команда. Например, арифметическая операция, следующая за операцией обменной записи, не может быть начата, пока не выполнится или не начнет выполняться обменная запись. Если операнды обеих операций находятся в различных адресуемых регистрах, то время, на которое обменная операция задержит арифметическую, целиком потеряно. Выполнение обменной записи может быть, в свою очередь, задержано другими обращениями к оперативной памяти, иногда на несколько циклов обращения. Наличие команд обменной записи в буферном блоке команд уменьшает в нем количество арифметических команд, что увеличивает среднее время их выполнения.

Цель изобретения заключается в повышении производительности вычислительной машины путем уменьшения простоя арифметического устройства и оперативной памяти.

Сущность изобретения заключается в том, что в устройство введен буферный блок обращений к памяти, вход которого через схемы «И» первой группы, вторые входы которых соединены с первым выходом дешифратора, подключен к выходу адреса записи регистра команд, выход кода операции которого соединен с первым входом схемы сравнения, второй, третий и четвертый входы которой подключены соответственно к выходам адреса записи, установки блокировки и исключения из сравнения буферного блока команд, одноименные входы которого соединены соответственно с выходами схем «И» второй, третьей и четвертой групп. Первые входы схем «И» второй и четвертой групп подключены ко второму выходу дешифратора, первые входы схем «И» третьей группы — к первому выходу дешифратора. Вторые входы схем «И» второй, третьей и четвертой групп соединены соответственно с выходом адреса записи регистра команд, с первым и вторым выходами схемы сравнения, пятый вход которой подключен к выходу адреса записи регистра команд. Первые входы схем «И» пятой и шестой групп подключены к первому выходу регистра результата, второй, третий и четвертый выходы которого соединены соответственно со вторыми входами схем «И» пятой группы, вторыми и третьими входами схем «И» шестой группы. Первые и вторые входы схем «И» седьмой группы подключены соответственно к первому выходу дешифратора и к третьему выходу схемы сравнения. Выходы схем «И» шестой и седьмой групп через схемы «ИЛИ» соединены с единичными входами соответствующих триггеров блокировки записи, нулевые входы которых подключены к выходам соответствующих схем «И» восьмой группы, первые и вторые входы которых соединены соответственно с выходом буферного блока обращений к памяти и с выходом блока памяти, первый вход которого через схемы «И» девятой группы и второй вход через схемы «И» десятой группы подключены соответственно к выходу буферного блока обращений к памяти и к выходам адресуемых регистров, входы которых соединены с выходами соответствующих схем «И» пятой группы, третьи входы которых подключены к нулевым выходам соответствующих триггеров блокировки записи, единичные выходы которых соединены со вторыми входами соответствующих схем «И» девятой и десятой групп.

На чертеже изображена блок-схема устройства.

Предлагаемое устройство содержит триггеры кода операции 1 регистра команд, триггеры адреса записи 2 регистра команд, дешифратор 3, схему сравнения 4, схемы «И» 5—8, триггеры адреса записи 9 регистра буферного блока обращений к памяти, триггеры адреса записи 10 регистра буферного блока команд, триггер установки блокировки записи 11, триггер исключения из сравнения 12, схему «И» 13, блок памяти 14, триггеры записи 15 регистра результата, триггер установки блокировки записи 16, триггер готовности 17, регистр результата 18, схемы «И» 19—23, схему «ИЛИ» 24, триггер блокировки записи 25 и адресуемый регистр 26.

Регистр команд показан триггерами кода операции 1 и триггерами адреса записи 2. Для арифметических команд — это номер адресуемого регистра, куда должен быть направлен результат операции. Для обменной записи — это номер адресуемого регистра, который должен быть записан в память.

В действительности регистр команд содержит все исполнительные адреса команды.

Буферный блок обращений к памяти и буферный блок команд представлены каждый одним регистром. Регистр первого буфера показан триггерами адреса записи 9, второго буфера—триггерами адреса записи 10, триггером установки блокировки записи 11 и триггером исключения из сравнения 12. Кроме того, оба регистра содержат остальные адреса команд и коды операций, которые не показаны.

Приведены один адресуемый регистр 26 и один триггер блокировки записи 25. В единичном состоянии этот триггер своим нулевым выходом запрещает запись из регистра результата 18 в адресуемый регистр 26, а единичным выходом разрешает запись содержимого адресуемого регистра 26 в блок памяти 14.

Из регистра команд дешифратор 3 направляет команды обменной записи в буферный блок обращений к памяти, арифметические команды — в буферный блок команд. Код операции и адрес записи регистра команд подаются на схему сравнения 4. На нее же подаются адреса записи и признаки регистров буфера команд арифметического устройства. Таким образом, адрес записи каждой команды, принятой в регистр команд, сравнивается с адресами записи предыдущих невыполненных арифметических команд. Если совпадения между адресами нет, то вместе с приемом команды обменной записи устанавливается в единичное состояние триггер блокировки записи в соответствующий адресуемый регистр, т. е. пока не перепишется в память содержимое адресуемого регистра, запись в него из арифметического устройства запрещена. Сброс триггера блокировки записи в нулевое состояние происходит после приема кода адресуемого регистра в память. При отсутствии совпадения адресов записи двух аряфметических команд во время передачи команды в буфер35 вый блок команд дополнительных действий не происходит.

При совпадении адресов записи регистра команд и регистров буферного блока команд возможны две ситуации.

Первая, когда на регистре команд находится команда обменной записи. Во время ее передачи в свой буферный блок соответствующему регистру буферного блока команд приписывается признак установки блокировки записи. Таким образом, команда обменной записи не устанавливает в единичное состояние триггер блокировки записи 25, а передает эту обязанность предыдущей арифметической команде с совпадающим адресом записи.

Только в момент передачи результата этой арифметической команды в адресуемый регистр триггер блокировки записи 25 устанавливается в единичное состояние. Обменная запись из адресуемого регистра 26 разрешается после того, как ближайшая из предыдущих по программе арифметических команд с совпадающим адресом записи запишет свой результат в адресуемый регистр.

При второй ситуации на регистре команд находится арифметическая команда. Во время ее передачи в буферный блок команд регистру, с которым произошло совпадение, приписывается признак исключения из сравнения. Этим достигается то, что из группы последовательных арифметических команд с совпадающими адресами записи в сравнении с адресом записи регистра команд всегда участвует только последняя команда. Определение последней команды требуется для предыдущей ситуации, так как именно последней арифметической команде должна приписать признак установки блокировки записи команда обменной записи, следующая за группой арифметических команд с совпадающими адресами.

Предмет изобретения

Устройство управления, содержащее регистр команд, выход кода операции которого подключен ко входу дешифратора, схему сравнения, блок памяти, буферный блок команд, регистры, схемы «И», «ИЛИ» и триггеры, отличающееся тем, что, с целью повышения производительности вычислительной м а шины, в него введен буферный блок обращений к памяти, вход которого через схемы «И» первой группы, вторые входы которых соединены с первым выходом дешифратора, подключен к выходу адреса записи регистра команд, выход кода операции которого соединен с первым входом схемы сравнения, второй, третий и четвертый входы которой подключены соответственно к выходам адреса записи, установки блокировки и исключения из сравнения буферного блока команд, одноименные входы которого соединены соответственно с выходами схем «И» второй, третьей и четвертой групп, первые входы схем «И» второй и четвертой групп подключены ко второму выходу дешифратора, первые входы схем «И» третьей группы — к первому выходу дешифратора, вторые входы схем «И» второй, третьей и четвертой групп соединены соответственно с выходом адреса записи регистра команд, с первым и вторым выходами схемы сравнения, пятый вход которой подключен к выходу адреса записи регистра команд, первые входы схем «И» пятой и шестой групп подключены к первому выходу регистра результата, второй, третий и четвертый выходы которого соединены соответственно со вторыми входами схем «И» пятой группы, вторыми и третьими входами схем «И» шестой группы, первые и вторые входы схем «И» седьмой группы подключены соответственно к первому выходу дешифратора и к третьему выходу схемы сравнения, выходы схем «И» шестой и седьмой групп через схемы «ИЛИ» соединены с единичными входами соответствующих триггеров блокировки записи, нулевые входы которых подключены к выходам соответствующих схем «И» восьмой группы, первые и вторые входы которых соединены соответственно с выходом буферного блока обращений к памяти и с выходом блока памяти, первый вход которого через схемы «И» девятой группы и второй вход через схемы «И» десятой группы подключены соответственно к выходу буферного блока обращений к памяти и к выходам адресуемых регистров, входы которых соединены с выходами соответствующих схем «И» пятой группы, третьи входы которых подключены к нулевым выхода м соответствующих триггеров блокировки записи, единичные выходы которых соединены со вторыми входами соответствующих схем «И» девятой и десятой групп.

Материал помещен в музей 26.12.2008 года